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FPGA和CPLD的區(qū)別有哪些呢?盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點(diǎn)，但是也還是有很多區(qū)別的，我們一起來(lái)看下：

1)FGPGA和CPLD在概念上的區(qū)別

PLD(Programmable Logic Device)是可編程邏輯器件的總稱，早期多EEPROM工藝，基于乘積項(xiàng)(Product Term)結(jié)構(gòu)。

FPGA (Field Programmable Gate Arry)是指現(xiàn)場(chǎng)可編程門陣列，早由Xilinx公司發(fā)明。多為SRAM 工藝,基于查找表(Look Up Table)結(jié)構(gòu)，要外掛配置用的EPROM。

Xilinx把SRAM工藝,要外掛配置用的EPROM的PLD叫FPGA,把Flash工藝(類似EEPROM工藝),乘積項(xiàng)結(jié)構(gòu)的PLD叫CPLD;

Altera把自己的PLD產(chǎn)品:MAX系列(EEPROM工藝),FLEX/ACEX/APEX系列(SRAM工藝)都叫作CPLD,即復(fù)雜PLD(Complex PLD)。

由于FLEX/ACEX/APEX系列也是SRAM工藝,要外掛配置用的EPROM,用法和Xilinx的FPGA一樣，所以很多人把Altera的FELX/ACEX/APEX系列產(chǎn)品也叫做FPGA.

2)FGPGA和CPLD在結(jié)構(gòu)上的主要區(qū)別

邏輯塊的粒度不同

邏輯塊指PLD 芯片中按結(jié)構(gòu)劃分的功能模塊,它有相對(duì)獨(dú)立的組合邏輯陣列,塊間靠互連系統(tǒng)聯(lián)系.FPGA 中的CLB 是邏輯塊,其特點(diǎn)是粒度小,輸入變量為4～8 ,輸出為1～2 ,因而只是一個(gè)邏輯單元,每塊芯片中有幾十到近千個(gè)這樣的單元. CPLD中邏輯塊粒度較大,通常有數(shù)十個(gè)輸入端和一、二十個(gè)輸出端,每塊芯片只分成幾塊. 有些集成度較低的(如ATV2500) 則干脆不分塊. 顯然,如此粗大的分塊結(jié)構(gòu)使用時(shí)不如FPGA 靈活.

邏輯之間的互連結(jié)構(gòu)不同

CPLD 的邏輯塊互連是集總式的,其特點(diǎn)是等延時(shí),任意兩塊之間的延時(shí)是相等的,這種結(jié)構(gòu)給設(shè)計(jì)者帶來(lái)很大方便; FPGA 的互連則是分布式的,其延時(shí)與系統(tǒng)的布局有關(guān),

3)FGPGA和CPLD在應(yīng)用范圍上的區(qū)別

邏輯系統(tǒng)通�？煞謨纱箢愋停�

1、邏輯密集型: 如高速緩存控制、DRAM 控制和DMA 控制等,它們僅需要很少的數(shù)據(jù)處理能力,但邏輯關(guān)系一般都復(fù)雜

2、數(shù)據(jù)密集型: 數(shù)據(jù)密集型需要大量數(shù)據(jù)處理能力,其應(yīng)用多見(jiàn)于通訊領(lǐng)域.

為了選擇合適的PLD 芯片,應(yīng)從速度與性能、邏輯利用率、使用方便性、編程技術(shù)等方面進(jìn)行考查。

速度與性能:

數(shù)據(jù)密集型系統(tǒng),比如,通訊中對(duì)信號(hào)進(jìn)行處理的二維卷積器. 在實(shí)現(xiàn)這一算法的邏輯系統(tǒng)中,每個(gè)單元所需要的輸入端較少,但需要很多這樣的邏輯單元. 這些要求與FPGA 的結(jié)構(gòu)相吻合. 因?yàn)镕PGA 的粒度小,其輸入到輸出的傳輸延遲時(shí)間很短,因而能獲得高的單元速度.而控制密集型系統(tǒng)通常是輸入密集型的,邏輯復(fù)雜,CLB 的輸入端往往不夠用,需把多個(gè)CLB 串行級(jí)聯(lián)使用,同時(shí)CLB 之間的連接有可能通過(guò)多級(jí)通用PI 或長(zhǎng)線,導(dǎo)致速度急劇下降. 因而實(shí)際的傳輸延遲時(shí)間要大CPLD. 比如,實(shí)現(xiàn)一個(gè)DRAM 控制器,它由四個(gè)功能塊組成:刷新?tīng)顟B(tài)機(jī)、刷新地址計(jì)數(shù)器、刷新定時(shí)器和地址選擇開關(guān),需要的輸入端有幾十個(gè),顯然用CPLD 更合適.

邏輯利用率:

邏輯利用率是指器件中資源被利用的程度. CPLD 邏輯寄存器少,FPGA 邏輯弱而寄存器多,這正好與控制密集型系統(tǒng)與數(shù)據(jù)密集型系統(tǒng)相對(duì)應(yīng). 比如, 規(guī)模同為6000PLD 門的is2pLSI1032 有192 個(gè)寄存器;而XC4005E 有616 個(gè)寄存器. 因此從邏輯利用率角度,對(duì)于組合電路較復(fù)雜的設(shè)計(jì),宜采用顆粒較粗的CPLD ，觸發(fā)器較多的設(shè)計(jì),宜采用用細(xì)顆粒的FPGA.

使用方便性:

使用方便首先要考慮性能的可預(yù)測(cè)性,在這點(diǎn)上CPLD 優(yōu)于FPGA. 對(duì)于CPLD ,通常只要輸入、輸出端口數(shù),內(nèi)部門和觸發(fā)器數(shù)目不超過(guò)芯片的資源并有一定裕量,總是可以實(shí)現(xiàn)的. 而FPGA ,則很難預(yù)測(cè),因?yàn)橥瓿稍O(shè)計(jì)所需的CLB 邏輯級(jí)數(shù)是無(wú)法事實(shí)確定的,只有靠多次試驗(yàn)才能得到滿意的結(jié)果.

編程技術(shù):

FPGA 編程信息存放在外部存儲(chǔ)器,要附加存儲(chǔ)器芯片,其保密性差,斷電后數(shù)據(jù)易丟失. CPLD采用佳的E2CMOS技術(shù)。

以上從概念、結(jié)構(gòu)和應(yīng)用范圍三個(gè)角度，對(duì)FPGA和CPLD的區(qū)別進(jìn)行了簡(jiǎn)單分析，希望對(duì)大家理解和學(xué)習(xí)FPGA有所幫助。